Verilog PWM

 本程式進行FPGA的PWM設計。利用FPGA執行PWM，比用單晶片更為精準。通常在單晶片上，係以8 bits或10 bits進行PWM，也就是可執行0~255的1/255或0~1023的1/1023，通常只能以近似的數字換算成百分比。但在FPGA上，可設計0~100的1/100間隔的PWM，以達到更精確的控制。

為讓應用範圍更廣，本設計採用參數式設計，利用parameter讓使用者可自訂分割值，最大可切割至1023等份，也就是切割成1000等份時，精密度為0.1%。若未輸入parameter，預設為100等份，也就是1%。

程式相當簡單，一個從0計數到n-1的計數器，也就是可分為n等份，輸出則為0~n個高準位，共n+1種狀態。

PWM.v

1. // The input clock frequency is 100 times higher than the cycle frequency.
2. 
   
3. module PWM(
4. input clk,
5. input rst,
6. input [9:0] iduty,
7. output reg opwm
8. );
9. 
   
10. parameter part  = 100;
11. reg [9:0] count;
12. 
    
13. always @ (posedge clk or negedge rst)
14. begin
15. if (!rst)
16. begin
17. count <= 0;
18. end
19. else if (count == part-1)
20. begin
21. count <= 0;
22. end
23. else
24. count <= count + 1;
25. end 
26. 
    
27. always @ (posedge clk or negedge rst)
28. begin
29. if (!rst)
30. begin
31. opwm <= 1'b0;
32. end
33. else if (count < iduty)
34. begin
35. opwm <= 1'b1;
36. end
37. else
38. begin
39. opwm <= 1'b0;
40. end
41. end
42. 
    
43. endmodule

testbench如下，PWM_tb.v

1. `timescale 1ns/1ns
2. 
   
3. module PWM_tb;
4. 
   
5. reg clk;
6. reg rst;
7. reg [9:0] iduty;
8. wire opwm;
9. 
   
10. reg [9:0] delta_duty;
11. 
    
12. PWM u(
13. .clk(clk),
14. .rst(rst),
15. .iduty(iduty),
16. .opwm(opwm)
17. );
18. defparam u.part = 10;
19. 
    
20. initial 
21. begin
22. #0 
23. clk = 0;
24. rst = 0;
25. iduty = 0;
26. delta_duty = 1;
27. #100 rst = 1;
28. 
    
29. #200000 delta_duty = -1;
30. 
    
31. #200000 delta_duty = 1;
32. 
    
33. end 
34. 
    
35. always 
36. #10 clk = ~clk;
37. 
    
38. always 
39. #2000 iduty = iduty+delta_duty;
40. 
    
41. endmodule 

把iduty和delta_duty改為Decimal。

當iduty輸入為0時，PWM輸出為0%，當iduty在10以上的時候，為100%的輸出。因為目前僅分為10等份。

刪除testbench檔案PWM_tb.v中第18行的defparam u.part = 10;，會成為預設分割的100等份。把輸入iduty改為類比形式Analog顯示。

若可直接輸入cycle和duty的寫法可如下：

1. module PWM(
2. rst,
3. clk,
4. duty,
5. cycle,
6. oPWM
7. );
8. 
   
9. input clk,rst;
10. input [11:0] duty, cycle;
11. output reg oPWM;
12. 
    
13. reg [11:0] count;
14. 
    
15. always @ (posedge clk or negedge rst)
16. begin
17. if (!rst)
18. begin
19. count <= 0;
20. end
21. else if (count == cycle-1)
22. begin
23. count <= 0;
24. end
25. else
26. count <= count + 1;
27. end 
28. 
    
29. always @ (posedge clk or negedge rst)
30. begin
31. if (!rst)
32. begin
33. oPWM <= 0;
34. end
35. else if (count < duty)
36. begin
37. oPWM <= 1;
38. end
39. else
40. oPWM <= 0;
41. end 
43. endmodule